페이지 정보
본문
Patterning Technology for Memory Devices
DRAM과 NAND가 주류를 이루는 메모리반도체는 빠른 속도의 데이터 저장과 호출이 가능하여 컴퓨터, 모바일기기, 데이터 서버에 광범위하게 사용되어, 현대 IT 산업에서 매우 중요한 부품으로 자리 잡았다. 이들의 생산성 향상과 성능 개선은 주로 2D Scaling, 즉 평면 소자 크기 축소에 의한 집적도 증가 방법으로 이루어져 왔다. Pattern Size 감소는 Photolithography 기술의 발달로 i-line, KrF, ArF 순의 짧은 파장의 광원으로 변화해 왔으며, 10나노급 DRAM 에서는 EUV 기술이 도입되고 있다. 본 강좌에서는 메모리반도체 소자의 Scaling에 대해서 Review 하고 향후 적용될 Patterning 기술의 주요 내용에 대해서 논의한다. Photo & Etch와 같은 Patterning 기술의 기본 원리와 개발 현황, 향후 기술 발전 방향에 대해서 설명한다. 실제 제품 적용 관련하여는, NAND에 필요한 HARC Etch 기술의 핵심과 향후 방향과 DRAM에 필요한 EUV Lithography 공정기술과 주요 이슈에 대해서 설명한다.
1. Review of Semiconductor Memory Devices
2. Basis of Patterning (Photo & Etch)
3. HARC etch for 3D integration
4. EUV lithograph for Memory Device
- 1988
서울대학교 금속공학과, 학사
- 1991
KAIST 재료공학과, 석사
- 1995
KAIST 재료공학과, 박사
- 1995 ~ 1999
삼성전자 반도체 연구소, 연구원
- 1999 ~ 2000
UC Berkeley, Dept. of EECS, Post Doctor
- 2000 ~ 2019
삼성전자 반도체 연구소, 연구원 & 개발임원
- 2019 ~ 2020
일본 오사카 대학교 산업과학 연구소, 초빙교수
- 2021 ~ 2022
SK하이닉스 미래기술연구원, 차세대메모리 개발임원